🔲 XCPUₙ Rezostabilni pre-decision ADAS evaluacijski paket — MASTER evidence kit (FPGA/Vivado integracija + UART/ILA telemetrija + QA gate + analitika) — bez otkrivanja IP-a
Abstract
Hash-evi (SHA-256) + veličine XCPU_MASTER_BUNDLE_v7 2.zip Veličina: 1,266,741 B (~1.21 MB) SHA-256: 9d692d1af6631223848085ab703f33b966dbfbb7d61e135f90d47f36974bbd83 XCPU_ADAS_HardwarePlan_UART_Tools 2.zip Veličina: 10,561 B (~10.3 KB) SHA-256: d9d5a00052f38785ebf14fe259586323de65d32e713b2d50aa9e590c37ce3b0a Opis (za partnera/Zenodo “restricted”) — bez IP Ovaj paket je cjeloviti evidence kit za evaluaciju black-box rezostabilnog pre-decision sloja u ADAS pipelineu. Paket je dizajniran tako da tim može kvantificirati odzivnost (“jezgra živa”), stabilnost i anomalije bez uvida u internu implementaciju/IP. MASTER ZIP omogućuje 3 konkretne stvari (od najbržeg do najjačeg dokaza) U 10 minuta potvrdimo da se sve može pokrenuti (Gate 0 + bring-up)Što radimo: Otvorimo MASTER_README.md i CHANGELOG.md Pokrenemo UART logger (02_hw_uart_tools/tools/uart_logger.py) Spojimo FPGA i gledamo live status PASS/WARN/FAIL Što dobivamo: instant potvrdu da signal nije “mrtav” (stuck), da se mijenja i da je setup OK→ brzo hvatamo wiring/clock/reset greške. Napravimo “pre-decision ADAS” evaluaciju bez IP-a (UART-only)Što radimo: Pustimo 3 scenarija pobude (oscillation / hold / burst) Logiramo UART u CSV Gledamo kako se STATUS i metrika mijenjaju po scenarijima Što dobivamo: dokaz stabilizacije/reakcije i dijagnostičkih indikacija prije decisiona→ usporedbu ponašanja između scenarija i buildova (regresija). Vodi nas: UART_ACCEPTANCE_CRITERIA.md + HARDWARE_TEST_PLAN.md. Napravimo “real-core evidence” (najčišći dokaz) — FPGA + ILA + analitikaŠto rade: Iz 01_eval_bundle/ napravimo bitstream (Vivado TCL) Snimimo capture_ila.csv Pokrenemo analizu nad CSV-om (entropija, MI vs lag/latencija, sensitivity, anomaly) Što dobivano: mjerljivi dokaz “jezgra živa” + procjena latencije i ovisnosti o ulazu→ najjaču evidenciju bez otkrivanja IP-a. Ključna vrijednost (zašto je “worth it”) smanjuje trenje integracije (wrapper + XDC + TCL) daje dokazni workflow (artefakti, ne priča) daje QA gate (PASS/WARN/FAIL + hash manifest) jasno odvaja SIM harness od real-core dokaza. Najkraće: što možemo s tim ZIP-om? Možemo ga uzeti, spojiti na FPGA, dobiti PASS/WARN/FAIL telemetriju i zatim napraviti real-core ILA analizu — sve kao evidence trail za go/no-go odluku prije duboke ADAS integracije. 🧩 XCPU™ MASTER BUNDLE v7 – Sadržaj i svrha Ovaj ZIP paket sadrži tehnički i arhitekturni materijal za XREALISM® XCPU™ sustav, koji uključuje: 🔲 1. XCPU™ prototip jezgre (BlackBox DCP) ✅ XCPU_Enterprise_BlackBox.dcp — zatvorena Vivado DCP (Design Checkpoint) datoteka, spremna za integraciju u FPGA projekt. Nema vidljiv IP (logika je zatvorena), ali omogućuje funkcionalno testiranje kroz ulaze/izlaze. Status jezgre: PLACE_DESIGN → validan, ali za puni bitstream potreban .xdc (constraints), koji je uključen. 🧰 2. MiniSDK – softverski kit za testiranje i nadzor 🧠app.py, detector.py, rest_handler.py, uart_if.py, hardware_blackbox_analyzer.py 🎯 Svrha: omogućuje interaktivno testiranje izlaza (npr. entropija, toggle rate, mutual information) Komunikacija putem UART → prikladno za Basys3 ploču Prilagođeno za ILA analizu i kvantificirano testiranje “živosti” jezgre 🔒 Korisnost uz NDA ugovor: Ovaj ZIP može se koristiti kao: Evaluacijski kit za potencijalnog partnera (npr. u automotive/ADAS sektoru) Dokaz funkcionalnosti bez otkrivanja unutrašnje logike (DCP je zatvoren) Osnova za ADAS prototipove s dokazivim entropijskim i telemetrijskim izlazima Arhitekturni dokument za validaciju filozofije ΣE — što uopće smije postojati kao stanje u sustavu Licenca: Xrealism (proprietary / restricted) — © Dr. Ladislav Gradečak. Ovaj zapis i pripadajući materijali dostupni su isključivo za ograničenu evaluaciju pod ugovorom/licencom. Nije dopušteno: javna objava, redistribucija trećim stranama, reverse engineering ili pokušaji ekstrakcije IP-a, te objava/šeranje proprietarnih artefakata (npr. .dcp, .bit, raw capture-i) izvan odobrenog okvira. Materijali se pružaju “kakvi jesu” (AS IS), bez jamstava.
Fields of Study & Subjects
Embedded Systems Design Techniques
Embedded Systems and FPGA Applications
Embedded Systems and FPGA Design
Publication details
- Journal / source
- Zenodo (CERN European Organization for Nuclear Research)
- Publication date
- 3 February 2026