SimuladorCPLD-UNAH: Herramienta educativa de simulación de lógica digital en Verilog para cursos introductorios de diseño con CPLD

Resumen—Se presenta Veriloco7, una evolución delSimuladorCPLD-UNAH, una herramienta educativadesarrollada en Python para la enseñanza introductoriade lógica digital, Verilog HDL y diseño con dispositivoslógicos programables. La nueva versión conserva el enfoque desimulador autocontenido con interfaz gráfica, edición de códigoVerilog, asignación manual de pines y simulación interactivamediante switches y LEDs, pero amplía significativamente elsubconjunto de Verilog soportado. Entre las mejoras se incluyensoporte para literales Verilog con base y ancho, declaracionestipo output reg, bloques combinacionales always @(*),listas de sensibilidad combinacional, sentencias case/endcase,estructuras if/else if/else, bloques begin/end anidados,descripción de máquinas de estado finitas, implementación deLUTs mediante case o expresiones ternarias, y generación deejecutable .exe portable para Windows. Además, se mejorala experiencia de usuario mediante un manejo más pedagógicode mensajes cuando un diagrama ASCII no aplica y unadistribución de pines tipo encapsulado integrado DIP. Laherramienta está orientada a cursos introductorios de lógicadigital, microelectrónica, arquitectura de computadoras y diseñodigital con CPLD/FPGA en contextos educativos con recursoslimitados.Index Terms—Verilog HDL, CPLD, FPGA, lógica digital,simulación, máquinas de estado, LUT, Python, Tkinter, educaciónen ingeniería, Honduras.