Modeling and optimization of timing interference for time critical systems on multicore COTS platforms

(English) Critical Real-Time Embedded Systems (CRTES) underpin automotive, aerospace, medical devices, among others. They must guarantee deterministic, certifiable behavior under worst-case conditions. As functionality grows (sensor fusion, AI, etc), uniprocessors fall short, prompting adoption of COTS multicores. Yet shared resources induce timing interference that threatens predictability and complicates certification, especially in heterogeneous SoCs with crossbars, bridges, and hierarchical memory. This Thesis advances timing predictability on complex multicores through three linked pillars: standardized hardware observability, contention modeling, and system-level optimization. Together they form a coherent, auditable path from low-level measurements to design decisions. First, we introduce unified observability frameworks combining core-local counters with system-level tracing. They correlate hardware events with task phases, reconstruct scheduling and contention across cores and interconnects, and standardize configuration and interpretation across heterogeneous devices. Measurements are attributed to tasks (excluding OS activity), incur bounded overhead, and yield ordered access sequences preserving temporal structure. Along with latency tables for memories and bridges, these artifacts make timing phenomena measurable and calibrate conservative models. Second, we develop contention models grounded in realistic traces. Traditional Access-Count Contention Techniques (ACCT) are overly conservative for parallel crossbars. Sequence-Aware Techniques (SACT) exploit request ordering to prune infeasible overlaps and tighten bounds. We propose ASCOM, a scalable framework balancing accuracy through compositional pairing against contender sequences and segmentation of long traces. We derive explicit upper/lower bounds to quantify margins and add bridge awareness to capture inter-cluster traversals and remote-memory asymmetries. Across single- and multi-crossbar SoCs, sequence-aware analysis yields tighter, trustworthy bounds while remaining tractable on industrial-scale traces. Third, we examine how modeling informs code and data placement across heterogeneous memories. Feasibility considers capacity and compatibility; locality and non-uniform latencies are captured through calibrated SACT. Exploration reveals pronounced sensitivity to placement: with identical workloads and schedules, changing only the mapping can shift contention by over 100% of reference execution time, due to bridge traversals, device asymmetries, and port effects. Architectural factors thus directly shape worst-case interference, elevating placement to a first-order design parameter. An end-to-end workflow operationalizes these ideas. System-level traces are captured on an industrial target hardware. Traces are filtered into ordered access sequences retaining temporal structure and feeding SACT analysis. Empirical campaigns build latency tables for memories and bridges. With these calibrated inputs, the bridge-aware SACT model estimates contention and total delay for alternative placements. Results show robust contention analysis on COTS multicores is feasible when: (i) the right signals are observed with standardized, low-intrusion instrumentation; (ii) models are sequence- and bridge-aware with explicit margins; and (iii) insights drive placement where locality and capacity are addressed coherently. Because ordered sequences, latency tables, and task-scoped metrics come from the deployed hardware, conclusions are auditable and fit safety cases. Combining hardware-aware instrumentation, realistic modeling, and contention-driven mapping, the Thesis provides a practical framework for timing predictability in CRTES and narrows the gap between certification expectations: traceability, explainability, repeatability and the behavior of parallel interconnects and heterogeneous memories in contemporary multicore SoCs. (Català) Els sistemes empotrats de temps real crítics són essencials en sectors com l’automoció, l’aeronàutica, etc. Han de garantir un comportament determinista i certificable en les pitjors condicions. A mesura que la funcionalitat creix (fusió de sensors, IA, etc.), els uniprocessadors esdevenen insuficients, fet que impulsa l’adopció de multinuclis comercials. Tanmateix, els recursos compartits introdueixen interferències temporals que amenacen la previsibilitat i compliquen la certificació, especialment en dissenys heterogenis amb travessers, ponts i memòria jeràrquica. Aquesta tesi fa avançar la previsibilitat temporal en multinuclis complexos mitjançant tres pilars: observabilitat estandarditzada del maquinari, modelització de la contenció i optimització a nivell de sistema. Junts formen un camí coherent i auditable des de mesures de baix nivell fins a decisions de disseny. Primer, s’introdueixen marcs d’observabilitat que combinen comptadors locals amb traçat a nivell de sistema. Correlacionen esdeveniments de maquinari amb fases de tasques, reconstrueixen la planificació i la contenció entre nuclis i interconnexions, i estandarditzen configuració i interpretació entre dispositius heterogenis. Les mesures s’atribueixen a tasques (excloent l’activitat del sistema operatiu), tenen sobrecàrrega limitada i generen seqüències d’accés ordenades que conserven l’estructura temporal. Amb taules de latència per a memòries i ponts, aquests artefactes fan mesurables els fenòmens temporals i permeten calibrar models conservadors. Segon, es desenvolupen models de contenció basats en traces reals. Les tècniques tradicionals de recompte d’accessos són massa conservadores per a interconnexions paral·leles. Les tècniques sensibles a la seqüència aprofiten l’ordre de les peticions per eliminar solapaments inviables i ajustar marges. Es proposa ASCOM, un marc escalable que equilibra precisió i eficiència mitjançant aparellament compositiu i segmentació de traces llargues. Es deriven límits superiors i inferiors per quantificar marges, i s’hi afegeix consciència de pont per capturar travessies entre clústers i asimetries de memòria remota. En sistemes amb un o més travessers, l’anàlisi sensible a la seqüència ofereix límits més ajustats i fiables, mantenint-se viable a escala industrial. Tercer, s’analitza com la modelització orienta la col·locació de codi i dades en memòries heterogènies. La viabilitat considera capacitat i compatibilitat; la localitat i les latències no uniformes es capten amb models calibrats. L’exploració mostra gran sensibilitat a la col·locació: amb càrregues i calendaris idèntics, un canvi de mapeig pot duplicar la contenció del temps de referència per travessies de pont, asimetries o efectes de port. Els factors arquitectònics determinen la interferència en el pitjor cas, fent de la col·locació un paràmetre de disseny clau. Un flux de treball complet aplica aquestes idees. Les traces es capturen sobre maquinari industrial, es processen en seqüències d’accés ordenades i alimenten l’anàlisi sensible a la seqüència. Les campanyes empíriques construeixen taules de latència per a memòries i ponts. Amb aquestes dades calibrades, el model estima la contenció i el retard total per a diferents col·locacions. Els resultats mostren que una anàlisi de contenció robusta en multinuclis comercials és factible quan: (i) s’observen els senyals adequats amb instrumentació estandarditzada i poc intrusiva; (ii) els models tenen consciència de seqüència i pont amb marges explícits; i (iii) els resultats guien la col·locació amb coherència entre localitat i capacitat. Combinant instrumentació conscient del maquinari, modelatge realista i mapatge basat en contenció, la tesi ofereix un marc pràctic per millorar la previsibilitat temporal i reduir la bretxa entre les expectatives de certificació —traçabilitat, explicabilitat i repetibilitat— i el comportament de les interconnexions i memòries heterogènies en multinuclis actuals. (Español) Los sistemas empotrados de tiempo real críticos son esenciales en sectores como la automoción, la aeronáutica, etc. Deben garantizar un comportamiento determinista y certificable en las peores condiciones. A medida que aumentan las funciones (fusión de sensores, IA, etc), los uniprocesadores resultan insuficientes, lo que impulsa la adopción de COTS multicore. Sin embargo, los recursos compartidos generan interferencias temporales que amenazan la previsibilidad y complican la certificación, especialmente en diseños heterogéneos con crossbars, puentes y jerarquías de memoria. Esta tesis mejora la previsibilidad temporal en multicores mediante tres pilares: observabilidad del hardware, modelización de la contención y optimización a nivel de sistema. Forman un marco coherente y auditable desde las mediciones de bajo nivel hasta las decisiones de diseño. Primero, se presentan marcos de observabilidad que combinan contadores locales con trazado a nivel de sistema. Atribuye eventos de hardware a las tareas, reconstruyen el scheduling y la contención entre núcleos e interconexiones y unifican configuración e interpretación en systemas heterogéneos. Las mediciones se atribuyen a tareas (excluyendo la actividad del SO), limita el ruido de operación y generan secuencias de acceso ordenadas que conservan la temporalidad. Con tablas de latencia para memorias y puentes, estos datos permiten cuantificar fenómenos temporales y calibrar modelos conservadores. Segundo, se desarrollan modelos de contención basados en trazas reales. Las técnicas tradicionales de conteo de accesos son demasiado conservadoras para interconexiones paralelas. Las técnicas basadas en secuencias aprovechan el orden de las peticiones para eliminar solapamientos inviables y ajustar márgenes. Se propone ASCOM, un marco escalable que equilibra precisión y eficiencia mediante emparejamiento compositivo y segmentación de trazas largas. Se derivan cotas superiores e inferiores para acotar